- ‘1와이(y)나노’ 공정기반 세계 최소 칩 사이즈 ‘8Gb DDR4 D램’ 공급 개시 - 이전 공정 대비 생산성 30%ㆍ속도 10% 향상…소비전력 15% 절감
- 차세대 빅데이터 분석, AI 시장에 최적화된 고성능 D램 솔루션 제공

[헤럴드경제=홍석희 기자] 삼성전자가 저전력ㆍ고생산성ㆍ초고속이라는 세 공정 개발 난제를 또 다시 극복해냈다.

삼성전자가 세계 최초로 ‘10나노급 2세대(1y나노) 디램’ 양산에 돌입하며 내년 반도체 독주 체제를 더욱 공고히 한다. 10나노 이하 공정에서 디램을 양산하는 곳은 전 세계에서 삼성전자밖에 없다. 10나노급 2세대 디램 양산에 들어가며 삼성전자의 ‘초격차 전략’에 더욱 가속도가 붙을 것으로 보인다.

삼성전자는 지난 달부터 ‘10나노 1와이(y) 공정’이 적용된 ‘8기가비트(Gb) DDR4(Double Data Rate 4) D램’을 양산하고 있다고 20일 밝혔다.

이는 세계에서 가장 앞선 기술이다. 칩 사이즈는 세계 최소다. 10나노 공정은 반도체 회로 선폭이 10나노미터(㎚ㆍ10억분의 1미터) 라는 뜻으로, 회로 선폭이 가늘수록 더 작으면서도 성능이 뛰어난 제품을 만들 수 있다.

삼성전자는 지난해 2월 업계에서 처음으로 ‘10나노급 1세대(1x) 8Gb 디램’ 양산에 들어간 바 있다. 불과 21개월만에 또다시 반도체 미세공정의 한계를 극복한 것이다. 이번 제품 양산은 원가 절감 효과가 큰 10나노급 디램으로의 공정 전환이 본격화되고 있음을 의미한다.

삼성전자는 “프리미엄 D램 수요 증가에 적기 대응할 수 있는 초격차 경쟁력을 구축한 것”이라고 평가했다.

‘2세대 10나노급 D램’은 ‘초고속ㆍ초절전ㆍ초소형 회로 설계’를 기반으로 이전(1세대 10나노급 D램) 대비 속도는 10% 이상 향상됐고, 소비 전력량은 15% 이상 절감됐다. 생산성은 30% 넘게 증가했다.

데이터 읽기 특성을 2배 이상 강화시킨 기술도 탑재됐다. 삼성전자는 이 기술을 ‘초고감도 셀 데이터 센싱 시스템 설계’라고 명명했다. 이 기술은 아주 미세한 전압차이를 감지해내는 기술로, 셀에 저장된 데이터를 더욱 정밀하게 읽어내게 하는 기술이다.

세계에서 가장 작은 사이즈의 칩을 양산케 한 기술은 ‘2세대 에어 갭(Air Gap) 공정’ 덕분에 가능했다. 이 기술은 절연성이 높은 물질이 공기라는 점에 착안해 만들어진 기술로, 비트라인 주변에 발생하는 불필요한 전하량을 최소화해 초고감도 셀 개발이 가능했다고 삼성전자는 설명했다.

‘2세대 10나노(1y) 디램’ 기술은 내년 삼성전자 실적도 끌어올릴 것으로 보인다. 생산성 향상은 비용 절감 효과로, 저전력·초고속 특성은 고가에 팔 수 있는 제품 특성이기 때문이다. 실제로 이날 오전 브리핑 자료에서 삼성전자는 반도체부문 예상 실적이 우상향하는 그래프를 선보이기도 했다.

다만 삼성전자 관계자는 “내년 판매되는 디램 가운데 이번 기술이 적용된 제품 비중은 공개하기 어렵다”고 말했다.

삼성전자 관계자는 “모든 디램 공정을 10나노(1xㆍ1y)급으로 전환하는 것을 목표로 사업을 진행중”이라며 “에어 갭 기술 적용에 따를 수 있는 내구도 문제는 기술개발 과정에서 해결했으며 셀 내부에 지지체를 추가하는 기술을 적용했다”고 말했다. 박 전무는 또 공정 기술의 한계를 묻는 질문에 “저희는 한계란 단어를 ‘풀어야할 숙제’라고 정의내리고 일을 하고 있다”고 설명했다.

hong@heraldcorp.com