“반도체 칩 사이에 초고속 다리 놓는다”…韓, 첨단패키징 핵심기술 확보

[헤럴드경제=구본혁 기자] 인공지능(AI) 반도체를 구성하는 여러 개의 칩을 더 빠르고 촘촘하게 연결할 수 있는 핵심기술이 국내에서 개발됐다.

나노종합기술원은 첨단패키징개발센터 강일석 센터장과 장희준 선임연구원 연구팀이 칩렛 사이의 고속 데이터 전송과 고밀도 연결이 가능한 실리콘 브릿지 공정기술을 확보했다고 4일 밝혔다. 국내 공공나노팹에서 실리콘 브릿지를 시험 제작한 것은 이번이 처음이다.

최근 AI 반도체는 하나의 대형 칩에 모든 기능을 집적하는 대신 연산과 메모리 등 기능별로 나눈 작은 반도체인 ‘칩렛’을 하나로 묶는 방식으로 진화하고 있다. 반도체 성능을 높이면서 제조 효율까지 확보할 수 있기 때문이다.

문제는 칩렛 사이의 연결이다. 아무리 개별 칩의 성능이 뛰어나더라도 데이터를 주고받는 속도가 느리면 전체 반도체 성능이 떨어질 수밖에 없다.

실리콘 브릿지는 이러한 한계를 극복하기 위한 핵심기술이다. 칩 사이에 작은 실리콘 조각을 배치하고 그 안에 초미세 배선을 집적해 데이터가 오가는 통로를 만드는 방식이다. 필요한 부분에만 고밀도 배선을 집중적으로 배치할 수 있다는 장점이 있다.

글로벌 반도체 기업들의 첨단패키징 기술인 CoWoS-L과 EMIB 등에 활용되고 있다. 최근에는 대면적 패널 기반 패키징과 전자회로·광소자를 하나로 통합하는 광전 공동패키징(CPO) 등으로 활용 영역이 확대되는 추세다.

연구팀은 이번에 8인치 실리콘 웨이퍼 위에 선폭과 배선 사이 간격이 각각 약 1마이크로미터(㎛·100만분의 1m)인 구리 배선을 여러 층으로 쌓는 데 성공했다.

특히 실리콘 내부에 미세한 구멍을 뚫고 구리로 채워 위아래를 전기적으로 연결하는 실리콘 관통전극(TSV)도 함께 구현했다.

이를 통해 칩렛 사이의 수평 연결뿐 아니라 상하 방향의 전기적 연결까지 가능한 구조를 확보했다. 여기에 안정적인 전력 공급을 위한 커패시터와 구리 접속 범프도 통합했다.

설계 과정에는 서로 다른 기업이 만든 칩렛도 연결할 수 있도록 하는 국제 표준인 UCIe의 개념을 반영했다.

이번 성과의 핵심은 첨단패키징 기술을 국내 공공 연구시설에서 직접 시험 제작하고 검증할 수 있는 기반을 마련했다는 점이다.

그동안 글로벌 반도체 기업 중심으로 활용되던 실리콘 브릿지 기술을 국내 산·학·연 연구자들도 공공나노팹을 통해 연구개발에 활용할 수 있게 됐다.

나노종합기술원은 2024년부터 과학기술정보통신부 지원을 받아 300㎜(12인치) 첨단패키징 인프라를 구축하고 있다. 현재 핵심 장비 20여 대를 단계적으로 확보하고 있으며 향후 12인치 웨이퍼 기반 실리콘 브릿지 공정으로 기술을 확대할 계획이다.

이를 통해 차세대 AI 반도체와 고성능 반도체 개발에 필요한 첨단패키징 기술의 시험 제작부터 성능 검증까지 지원한다는 구상이다.

박흥수 나노종합기술원장은 “이번 성과는 국내 산·학·연 연구자들에게 첨단패키징 원천기술 개발과 상용화를 위한 공공나노팹 지원 기반을 마련했다는 데 의미가 있다”며 “개방형 인프라와 공정기술을 지속적으로 고도화해 국내 첨단패키징 기술의 실증 기회를 넓히겠다”고 말했다.

이번 연구성과는 4일 열린 ‘제24회 국제 마이크로전자 및 패키징 심포지엄(ISMP 2026)’에서 발표됐다.

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